解析大电流电源上管应力的产生机理与化措施

苦的咖啡

1介绍









为了减小FET的电压应力，工程师通常在开关节点到地之间使用RC吸收电路,但是这个电路仅仅降低下管的电压应力，而对上管的电压应力影响很小，上管电压应力主要还是取决于输入电容和PCB布局产生的寄生参数大小和分布。不良的布局以及不恰当的输入电容选取会使得上管应力在大电流情况下变得非常高，容易损坏FET，进而影响可靠性。这篇应用笔记从应力产生机理出发，阐述如何选择合适输入电容以及合理布局来减小上管应力，从而提高可靠性。













2仿真电路模型












在际电路设计中，PCB（PCB）和电容都有自己固有的寄生感抗，在仿真模型中设为ESL（ESI），FET也有固有的寄生电容，其中影响FET应力比较大的是输出电容C，这些寄生参数会在FET开关过程中产生谐振，形成电压尖峰。此外，输出电流越大，振铃幅值越高。



















图1SCT2280EVM高层PCB布局










SCT2280是芯洲科技开发的18V输入，比较大支持8A电流的B芯片[1]。这里以SCT2280为例分析，图1是SCT2280EVM高层PCB布局，由于不同的输入电容放置在不同位置，因此我们把输入滤波电容分为部分,电解储能电容（BC）,这部分电容放置在离FET比较远的地方，容量通常在几百μF，主要起储能作用；陶瓷储能电容（MC）,这部分电容一般放置在FET和电解储能电容中间，提供开关切换瞬间的能量；旁路电容（BC）,这部分电容比较靠近FET，作用是减小噪音降低振铃。









如图2所示，这部分电容把输入铜线布局分为部分，每一部分都有PCB走线带来的ESL。





























图2寄生参数等效电路








如图3所示，这个等效电路模型简化后可以在S软件上运行仿真。













图3输入部分等效电路模型


















图4上MOS管电压仿真波形


















图5EVM上MOS管电压测试波形









通过仿真得到上管的电压振铃波形如图4所示，图5是在评估板上使用同样参数后的测波形。图4和图5说明电压应力具有低频和高频两部分，同时仿真搭建的模型能够很好的反应验结果。波形显示寄生参数是影响上管应力的形状与幅值的主要原因。
















3大电流电源上管应力产生的机理



















图6TDK0402封装电容阻抗和频率对应曲线


















图7TDK不同封装相同容值的电容阻抗和频率对应曲

















31旁路电容特性









当我们用C3滤除高频噪音时(图2所示电容),它自身的ESL大小对于滤除噪音效果影响很大，图6为具有相同封装（0402）不同容量的电容频率阻抗图。可以发现相同封装不同容量的电容在高频处阻抗几乎一样大。图7为不同封装相同容值的电容频率阻抗图。[2]可以看出较大封装的电容具有较大的ESL，同时在高频下阻抗更大。当然低频处的阻抗主要由容量主导。因此我们通常用容值大的电容（电解电容）来滤除低频噪音，用小封装的陶瓷电容（旁路电容）来滤除高频噪音。









32高频和低频谐振
























图8输入部分简化电路

















为了更好的理解高频谐振和低频谐振的机理，我们把输入部分的滤波等效电路简化成图8。在图8中,C1是电解储能电容,C2是陶瓷储能电容，C3是旁路电容。输入端PCB铜皮的ESL被分成L1,L2和L3部分。在接下来的部分，我们用图8中电路的器件标号统一描述，表格1列出了相关的标识内容。



















表格1元器件标号定义







N




C




D






C1




B





-






C2




M




-






C3




B





-






L1




VINESL1




ESLC1C2






L2




VIN
ESL2




ESL
C2C3






L3




VINESL3




ESLC3VIN
ESLIC















S仿真表明，上管应力的高频部分主要受C3,C_S1,L3和C3的ESL影响，当C3远远大于C_S1,C3在高频谐振中可以忽略。低频部分主要受L2,C2和C2的ESL以及C3影响，当C2远远大于C3时,C2在低频谐振中可以忽略。









33C3电容的影响（旁路电容）
















331C3容量的影响
















C3容量是影响低频振铃的主要因素。图6表明同样封装条件下容值越大，低频阻抗越低。较低的阻抗会使得更多的电流流过这个通路。C3容值越大，就会有更多低频电流流过C3，这是滤波电容应该起到的作用。图9是电流流过旁路电容和FET的C_S1电容的仿真结果，旁路电容为33F时，只有毫安级的电流流过旁路电容，同时几乎看不到低频成分。振铃电流主要流经C_S1电容，这就导致C_S1电容承担更多电流，产生较大的振铃。而旁路电容增大为47F时，更多的振铃电流流经旁路电容。同样封装条件下，选取更大容值的旁路电容可以有效分担C_S1电容的振铃电流。

























图9振铃电流分布仿真结果












图10上MOS管电压和旁路电容对应关系仿真结果










图10为上管电压应力与旁路电容（0402封装）容值的仿真对应结果。仿真结果显示,在同样0402封装下，越大的容值越有利于降低上管电压应力。同时，当旁路电容容量大于68F后，对上管应力的抑制作用将会越来越小。









图11和图12为在相同测试条件下，更换相同封装不同容值旁路电容的测试结果。通过比较波形可以看到，上管电压应力从33F的1908V降低到了47F的1752V。



















图1133F旁路电容上MOS管电压应力波形


















图1247F旁路电容上MOS管电压应力波形










332C3ESL的影响(旁路电容)
















从32部分的分析可知，旁路电容的ESL参与到了高频谐振。较大封装的电容会有较大的ESL，这会导致在高频谐振加剧，弱化高频时的旁路作用，导致较高的电压振铃。图13是旁路电容ESL大小对上管电压振铃大小影响的仿真结果，上管电压应力随着ESL值的增加而增加，因此选择较小封装的旁路电容是非常必要的。

























图13旁路电容ESL对上管FET电压应力影响仿真结果

















333C3的位置(旁路电容)
















旁路电容的位置决定了旁路电容到芯片VIN管脚的ESLL3，越大的L3会在上管关断之前储存越多的能量，这部分能量在上管关断后谐振能量的来源，所以这一部分的ESL越小越好。我们应该尽可能把旁路电容靠近芯片的VIN和功率地管脚以减小上管的电压应力。
















34电压应力测试点与FET的电压应力
















在测试电压应力时，由于差分探头难以刚好点在芯片的管脚上，一般都尽量选择在靠近芯片管脚的位置测试。在大电流的应用场合会产生测试点的测试电压与芯片管脚电压应力不一样的问题，下面对这种情况做了相关的仿真分析，如图14所示，把L3拆分为两部分，C3到测试点和测试点到芯片管脚。









详情请参考：SCT2280FPAR






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